在HDP-CVD工藝過程中，薄膜沉積和薄膜濺射是同時發生的。通過調節工藝參數，可以調節薄膜的沉積濺射比。沉積濺射比是一個非常關鍵的參數，如果濺射過強，可能會對襯底上凸起結構的頂部拐角部位造成損傷;如果濺射過弱，填充時會形成懸垂物，在填充物中形成空隙，從而導致填充效果不好。

　　由于HDP-CVD*的工藝特性，在具有圖形的襯底上采用HDP-CVD方法沉積薄膜時，在溝槽處通常會比在凸起處沉積速率要快-些，因而HDP-CVD工藝具有平坦化(Planarization)的性能。通常，采用HDP-CVD方法沉積的薄膜的致密度更高，雜質含量更低。圖8-119所示的是HDP-CVD工藝原理示。

　　HDP-CVD通常是通過源射頻和偏壓射頻的雙頻結構設計來實現的，如圖8-120所示。源射頻通常是一個電感耦合裝置，所用頻率約為2MHz,主要用于控制離子的濃度。偏壓射頻是由電容耦合裝置來實現的，所用頻率約為13.56MHz,主要用于控制離子向襯底的遷移。雙

　　頻結構設計有助于實現高密度等離子體，同時也保證了良好的薄膜穩定性和較高的沉積速率。HDP-CVD的二氧化硅通常是用硅烷加氧氣/氬氣混合氣體制備而成的。在反應前驅物中，氬氣的摻人可以提升HDP-CVD工藝的濺射率。在上述工藝的反應前驅物中加入磷烷，可以實現摻磷二氧化硅的工藝制備。

　　采用HDP-CVD方法制備的二氧化硅薄膜比較致密，廣泛用于CMOS集成電路130m到45nm技術節點的淺槽隔離(ShallowTrenchIolaion,ST1)壩充。而用HDP-CVD制備的摻磷二氧化硅薄膜通常被用于相應技術代的前金屬介質填充(PMD)等工藝中。隨著集成電路技術發展到28mm以下，FinFET器件結構的引人對器件隔離溝槽的填充技術提出了更高的挑戰，HDP-CVD技術已經不能滿足技術發展的要求。為此，新的溝槽填充技術體化學氣相沉積技術(FlowableCVD,FCVD)應運血生。FCVD是一種遠程等離子體沉積技術，其反應前驅物通過一個遠程等離子體發生器，定向引人反應腔室，對溝槽實現自下而上的填充。FCVD可以完成對細小溝槽及孔隙的無縫除填充，從而滿足10nm和7mm技術節點的工藝要求。表8-33所列為典型HOP-CVD系統。