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納米CMOS器件中超淺結(jié)離子摻雜新技術(shù)
近幾年來，IC芯片設(shè)計(jì)、芯片制造、測試和封裝技術(shù)都取得了長足的進(jìn)展，整個(gè)產(chǎn)業(yè)鏈的各個(gè)環(huán)節(jié)都在配套發(fā)展。“中國芯”與“外國芯”制造水平的差距正在縮短。盡管芯片特征尺寸0.25-0.18mm的CMOS工藝仍是當(dāng)前制備IC的主流技術(shù)，但0.13mm技術(shù)已開始進(jìn)入生產(chǎn)領(lǐng)域，例如晶圓制造企業(yè)已能加工0.18mm-0.13mm技術(shù)的芯片，今后5-10年將面臨特征尺寸90nm以下的CMOS工藝的挑戰(zhàn)。不僅如此，超大規(guī)模集成電路(VLSI)和特大規(guī)模集成電路(ULSI)快速發(fā)展，對器件加工技術(shù)提出更多的特殊要求，其中MOS器件特征尺寸進(jìn)入納米時(shí)代對超淺結(jié)的要求就是一個(gè)明顯的挑戰(zhàn)。CMOS器件按比例縮小，要求源-漏結(jié)深越來越淺。根據(jù)半導(dǎo)體工業(yè)協(xié)會(huì)(SIA)預(yù)測，對于柵長0.18mm的CMOS器件，它的結(jié)深為54±18nm；而對于0.1mm器件，結(jié)深 為30±10nm。在要求超淺結(jié)的同時(shí)，其摻雜層還必須有低串聯(lián)電阻和低泄漏電流。為了實(shí)現(xiàn)這些目標(biāo)，需要半導(dǎo)體行業(yè)界對源/漏摻雜、體內(nèi)和溝道內(nèi)摻雜予以更多的關(guān)注。
目前，一些企業(yè)制備淺結(jié)采用傳統(tǒng)的離子束注入技術(shù)，它通過減小注入能量、降低熱處理時(shí)間和溫度等來實(shí)現(xiàn)，如低能離子注入(L-E)、快速熱退火(RTA)、預(yù)非晶化注入(PAI)。但從根本上講，這些技術(shù)制備超淺結(jié)會(huì)帶來幾個(gè)問題：一是瞬態(tài)增強(qiáng)擴(kuò)散的限制；二是激活程度的要求；三是深能級中心缺陷等。而zui近幾年比較有發(fā)展?jié)摿Φ某湍茏⑴鸺夹g(shù)，會(huì)因CMOS IC產(chǎn)業(yè)鏈生產(chǎn)能力限制而無法被推廣應(yīng)用。業(yè)界專家相信，對于亞0.1mm CMOS器件來說，將要求在溫度高達(dá)1100℃下退火。因此若干超淺結(jié)離子摻雜劑引入途徑正在深入研究中，一些極有希望的技術(shù)方案，如等離子體浸沒摻雜(PIIID)、投射式汽體浸沒激光摻雜(P-GILD)、快速汽相摻雜(RVD)和離子淋浴摻雜(ISD)等超淺結(jié)離子摻雜技術(shù)，可望不久會(huì)進(jìn)入生產(chǎn)領(lǐng)域。
2 四種超淺結(jié)離子摻雜新技術(shù)
2.1 等離子體浸沒摻雜
2.1.1 技術(shù)簡介
等離子體浸沒摻雜(PIIID：plasma immersion ion implantation doping)技術(shù)zui初是1986年在制備冶金工業(yè)中抗蝕耐磨合金時(shí)提出的，亦稱等離子體離子注入、等離子體摻雜或等離子體源離子注入摻雜。1988年，該技術(shù)開始進(jìn)入半導(dǎo)體材料摻雜領(lǐng)域，用于薄膜晶體管的氧化、高劑量注入形成埋置氧化層、溝槽摻雜、吸雜重金屬的高劑量氫注入等工序。近幾年來，該新技術(shù)已成為發(fā)表在一些性半導(dǎo)體期刊上學(xué)術(shù)論文的主題，且商用系統(tǒng)也有一些廠商提供技術(shù)和設(shè)備。
PIIID技術(shù)的原理如圖1(a)所示。與傳統(tǒng)注入技術(shù)不同，PIIID系統(tǒng)不采用注入加速、質(zhì)量分析和離子束掃描等工藝。在PIIID操作系統(tǒng)中，一個(gè)晶片放在鄰近等離子體源的加工腔中，該晶片被包含摻雜離子的等離子體所包圍。當(dāng)一個(gè)負(fù)高壓 施加于晶片底座時(shí)，電子將被排斥而摻雜離子將被加速穿過鞘區(qū)而摻雜到晶片中。圖1(b)則說明 了PIIID技術(shù)原形系統(tǒng)的結(jié)構(gòu)。