砝碼生產機械原理圖
罔3 6為*階∑△ADC原理圖。虛線框內是∑△調制器。∑△調制器中的積分器數量定義為該∑△調制器的階數。對于*或更*頻率模擬信號,并考慮到電路的非理想性,*采用2階、3階、4階甚至更*階的調制器,以進*步降低量化折疊噪聲。調制器以kf,采樣速率將輸入信號轉換為1和O構成的連續串行位流。l為DAC由串行輸出數據流驅動,1位I)DAC的輸出以負反饋形式與輸入信號求和。根據反饋控制理論可知,如果反饋環路的增益足夠大.DAC輸出的平均值(串行位流)接近輸入信號的平均值。
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